2026年5月25日，上海。

国外电路与系统研讨会（ISCAS 2026）主旨演讲台上，何庭波负责发表了半导体领域的“韬（τ）定律”。这个以时刻常数τ（tau）定名的新 scaling 原则，指向一个让通盘半导体行业齐必须濒临的事实：

摩尔定律的几何缩放期间仍是适度，下一个五十年的竞争规矩正在被从头书写。

这不是一次观点发布会。相沿韬定律的，是华为半导体团队在2020年5月至2026年5月间完成量产的381颗芯片——笼罩移动末端、AI加快器、汽车电子、工业与基础身手五大品类。其中最引东谈主防御的实证来自两个极点：一端是功耗仅数瓦的智妙手机SoC，另一端是吉瓦级的AI考验集群。在这两个跨度达十二个数目级的场景中，并吞套挨次论同期建树。

“摩尔定律从未对于尺寸，它对于时刻”

行业民风用纳米臆测进步，但何庭波在论文中拆解了一个被躲避了六十年的底层逻辑：摩尔定律的中枢从来不是“让晶体管变小”，而是“让信号更快到达目的地”。晶体管变小是为了开关更快，互联澄莹变密是为了传输更短，集成度普及是为了减少数据跨界限次数——每一代期间迭代的骨子请托物，齐是时刻的压缩。

从皮秒级的晶体管开关到秒级的数据中心任务反应，空间缩放仅仅压缩时刻的器用。既然如斯，为什么不告成以时刻自身行为优化目的？这等于韬定律的中枢主张。

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它界说了一个接头晶体管、电路、芯片、系统四个层级的特征时刻常数τ，并将τ的系统性缩减行为协调优化目的。频率、延长、带宽、费解量——这些以前道不相谋的方针，沿途拘谨到并吞个度量衡之下。工艺工程师、电路诡计师、系统架构师、软件开发者，终于不错在并吞套谈话体系中询查问题。

论文将这一主张定位为自罗伯特·登纳德1974年建议缩放表面以来，首个大约接头通盘计较架构、栽种协调优化目的的 scaling 原则。

登纳德缩放措置了电压与尺寸等比例缩减的问题，相沿了集成电路近三十年的性能功耗均衡，但在2005年前后起先失效，“暗硅期间”开启。尔后，工艺、电路、架构、系统各层级各利己战，性能优化成为分散的局部行径，系统级时序沦为被迫残差。

韬定律试图重建这种全栈一致性。

它不取代摩尔定律或登纳德缩放，而是将几何缩放降格为广大τ缩减技能中的一种。在这个框架下，封装、存储带宽、互联架构的权重不亚于晶体督工艺节点，以致更为要道。

这也意味着产业竞争规矩的重写，论文直言，“竞争上风不再需要永恒驻留在光刻期间的最前沿”，封装、存储带宽和互联诡计仍是得到了此前仅由先进逻辑节点独占的战术权重。对于无法获取最先进光刻开采的企业而言，这个判断具有不言自明的意味。

从更长的期间史来看，几何缩放期间的闭幕分为两个阶段。2005年前后登纳德缩放起先失效，电压不再随特征尺寸等比例着落；7纳米之后，开云体育(kaiyun)官网依靠FinFET和环绕栅极（GAA）架构延续的几何缩放红利澈底见顶——速率裕如效应使本征延长与沟谈长度从二次联系退化为线性联系，局部互连寄生参数主导了延长预算，掩摹本钱和EUV折旧将2纳米节点单颗芯片诡计预算推过十亿好意思元。单晶体管本钱在先进节点已不再着落，以致初始回升。督察了五十年的“每代晶体管更多、本钱更低”的行业逻辑澈底剖释。

不换光刻换拓扑：从手机芯片到AI集群的实战考证

2020年之后，先进制程获取受限成为既定治理。华为半导体团队濒临的问题极为具体：工艺节点冻结的前提下，如何接续终了单颗芯片的代际性能普及？谜底是逻辑折叠（LogicFolding）——将数字、模拟和存储电路拆分到垂直堆叠的有源层，通过超细间距混杂键合终了层间互联，从拓扑层面重构逻辑电路的空间漫衍。

传统芯片诡计把所有门电路平铺在二维平面上，要路门道上的信号线越长，寄生电阻电容越大，时钟频率就越低。逻辑折叠冲破这个平面假定，把要路门道上的门电路分拨到两个以致更多垂直堆叠的有源层。从电路诡计者的视角看，多层芯片就像一个连气儿的举座结构，器件跨层漫衍，信号走线长度大幅缩减。实测数据告成体当今麒麟2026芯片上：

晶体管密度：从155 MTr/mm² 道路式普及至238 MTr/mm²，涨幅约55%（现实计较值为53.5%）——以往需要三年几何缩放才能达到的幅度 能效与主频：SoC性能核能效普及41%，最高主频涨幅近13%，2026世界杯欧赔记忆3.1 GHz 存储性能：SRAM运行频率普及超40%，要路门道裁汰，单比特能耗责骂 互连支拨：代表性处理中枢时钟缓冲器减少50%以上，时钟偏差责骂25%，布线长度缩减约30%

麒麟CPU性能核主频的迭代轨迹标注了这个转动：

从平面架构期间年均不到0.1 GHz的爬升，到逻辑折叠期间单代约0.3 GHz的越过，趋势线的斜率发生了根人性变化。论文同期浮现，现时流片版接管了“刻意保守”的策略——混杂键合间距1.5微米，折叠仅运用于要路门道而非全芯片，TSV接点仅相较顶层金属下移一层。展望到2031年，基于韬定律的芯片晶体管密度将突破400 MTr/mm²，据东谈主民日报报谈，这一水平可与1.4纳米制程相类比。

淌若说智妙手机SoC是韬定律的极点治理测试场，那么AI数据中心则是另一个极点。论文揭示了一个在AI算力圈被往常感知但少有系统呈报的事实：特殊80%的AI集群能耗铺张在数据移动上，而非计较自身；特殊70%的系统本钱干预数据存储。裁汰数据在芯片间、机柜间、封装内的传输时刻，与普及计较速率具有同等战术优先级。

华为在AI系统层面部署了三套协同架构。

协调总线（Unified Bus）用一套全域平等公约替代传统多层级公约栈，实测将端到端而已看望延长从数十微秒压缩至约100纳秒，终了约500倍的τ缩减，大限制多机柜集群可肖似为“一台机器”运行。

Hi-ONE光电互联引擎提供单路8 Tb/s的封装近距光互连带宽，SerDes传输距离从约100厘米压缩至5厘米，跨机柜传输距离从不及1米拓展至100米。

三维折叠（3D Folding）则措置了一个更根柢的拓扑问题——在传统2.5D封装中，计较能力随芯单方面积按N²增长，但内存带宽、互连和供电受限于芯片边际，仅按N增长。三维折叠将供电、存储和光互连从边际转移至垂直名义，使其通常进入N²增长轨谈。

三套架构变成闭环：协调总线界说系统级通讯新范式，Hi-ONE措置物理层带宽和距离瓶颈，3D Folding放手封装拓扑的先天局限。展望到2035年，基于这一体系的硬件集成度将终了特殊100倍的增长。昇腾990展望在2030年傍边初度引入逻辑折叠期间，秀美着AI加快器架构从平面扇出期间向立体集成期间的过渡。

“竞争上风不再需要永恒驻留在光刻期间最前沿”

淌若仅把韬定律运动为几项期间的组合，那就低估了它的贪心。

其更深层的挨次论声明是：让工艺、电路、架构、软件团队围绕并吞个度量衡协同优化，任何单一层级的纠正必须传递到系统τ才有真义。“下一好意思元应该扈从τ，而不是节点”，论文的这个判断，是对半个世纪以来以制程节点为中心的产业投资逻辑的告成挑战。

论文同期建议了一个容易被期间细节躲避的产业判断。

8086期间，处理器与存储器被程序化总线刻意分离，两大产业各自沿摩尔弧线孤独发展。AI期间正在逆转这一分离趋势：算力暴涨欺压涉及存储带宽、延长和封装的物理极限，HBM、混杂键合、三维堆叠SRAM齐是并吞底层趋势的不同表征。逻辑与存储正在从头走向物理集成，供应链话语权向存储和封装厂商歪斜。

期间目的仍是明确，但经济利益的分拨规矩尚不决型——论文将其界说为“畴昔十年行业必须措置的结构性问题”。

论文以相当篇幅列出了韬定律尚未措置的五个灵通问题：

面向三维架构的EDA器用链需要重建，现存器用面向二维平面诡计期间开发，无法支捏多层堆叠裸片的单位级跨层分辩； 晶圆间工艺偏差对时钟漫衍和时序裕量组成挑战； 混杂键合和TSV自身存在寄生损耗，逻辑折叠的工程可行性取决于“τ收益是否大于τ损耗”的中枢不等式； τ是时刻维度准则而非能耗准则，需要配套存储语义总线、封装近距光互连、后面供电和数据中心级DVFS等能耗优化体系； 行业基准测试体系需要从单方针评估升级为τ剖面基准。这些问题面向全行业灵通，任何单一企业齐无法孤独完成。

何庭波在演讲末尾抒发了灵通合营的意愿：“畴昔一定属于灵通合营。在韬定律的旅途下，咱们期待与民众科学家、工程师和产业伙伴缜密合营，共同激动半导体与电子产业捏续发展。”

从摩尔定律到登纳德缩放，再到今天的韬定律，半导体产业的底层叙事每一次更迭齐伴跟着旧秩序的剖释和新秩序的栽种。韬定律能否成为界说下一个期间的框架，取决于不仅仅一家企业，而是通盘产业链在畴昔六到十年的集体工程奉行。目的仍是标定，但谈路的每一米齐需要铺。（本文首发钛媒体APP，作家 | AGI Signal，剪辑 | 秦灵巧）

附论文地址：A Time Scaling Theory for Multi-Layer Electronic Systems

https://chinaxiv.org/abs/202605.00224